在大多数字电路中，除了需要具有逻辑运算和算数运算功能的组合逻辑电路外，还需要具有存储功能的电路。组合电路与存储电路结合构成时序逻辑电路，就是咱们平时所说的时序电路，本次着重讨论两种逻辑单元电路，锁存器和触发器，详细介绍各自的工作原理与电路结构，以及实现的不同功能。
基本双稳态电路
将两个非门接成交叉耦合形式，则构成最基本的双稳压电路。
如图所示的电路关系可知，若 Q=0，经非门 G2 反相，则 Q￢=1.Q￢反馈到 G1 输入端，又保证了 Q=0，由于两个非门首尾相接的逻辑锁定，因而电路能够自行保持在 Q=0，Q￢=1 的稳定状态，反之，两个信号对调，也会形成第二种稳定状态。在两种稳定状态中，输出的两个信号都是互补的。
可以定义 Q=0 为整个电路的 0 状态，Q=1 则是一状态，信号进入其中任何一种逻辑状态都能够长期保存下去，并可以通过 Q 端电平检测出来。所以，基本双稳态电路具有储存一位二进制数据的功能。
SR 锁存器
来看第一个，SR 锁存器是各种触发器最基本的构成部件，是一种最简单的触发器，而锁存器与触发器的区别在于，锁存器不需要触发信号，输入信号直接完成 0 或 1 操作，触发器则需要一个触发信号，我们称为时钟信号，只有输入信号有效的时候，才按输入信号完成 0 或 1 操作。
时钟概念，稍微解释一下。时钟就是一个高低电平振荡器，叫晶振，时钟周期也称为振荡周期，定义为时钟频率的倒数。时钟周期是计算机中最基本的、最小的时间单位。在一个时钟周期内，CPU 仅完成一个最基本的动作。时钟周期是一个时间的量。更小的时钟周期就意味着更高的工作频率。时钟信号就是时钟电平高低震荡产生的信号，也就是高低电平的变化。
上面是电路结构图，是一个由或非门组成的逻辑电路，Q 和 Q′为互补输出端，正常工作时，它们的输出状态相反。通常用 Q 的状态表示触发器的状态，即: Q = 0，Q′ = 1 时，称为触发器的“0”态。Q = 1，Q′ = 0 时，称为触发器的“1”态。由此可见，Q 和 Q’为互补输出端。
当 RD=0，SD=1 时，Q=1，Q’=0，锁存器为 1 态，RD＝1，SD＝0 时，Q=0，Q‘=1，锁存器为 0 态，若 Q=0，Q=0，Q’=1，锁存器为 0 态，若 Q=1，Q=1，Q’=0，锁存器为 1 态，锁存器的状态保持不变，但是当 Q、Q’同时等于 0 的时候，为禁止态。
上面说过，Q 与 Q’为互补输出，如果同时等于 0，违背这一原则，不允许输入 RD = SD = 1 的信号，这就是 SR 锁存器的约束条件。当 RD 和 SD 同时去掉高电平加低电平时，输出状态不稳定。由下面真值表可以看出：
上面是逻辑符号，输入信号直接加在输出门上，在输入信号全部作用时间内，都能直接改变输出端的状态（即只要有输入信号，就能作用于电路)。故又称该电路为直接复位、置位锁存器。
在数字系统中，为协调各部分的动作，常常要求某些触发器在同一时刻动作（即改变状态，也称为翻转），这就要求有一个同步信号来控制，这个控制信号叫做时钟信号（Clock），简称时钟，用 CLK 表示。Clock 是一串周期和脉宽一定的矩形脉冲。具有时钟脉冲控制的触发器统称为时钟触发器，又称钟控触发器。电平触发器（也称同步触发器）是其中最简单的一种。
继续来看电路的动态变化，如果电路的状态为 1 态，也就是 Q=1，Q‘=0，在 RD 端出现逻辑 1 电平的瞬间，将使 Q 端输出的电压下降并作用与 G2 的输入端，随机引发 Q’端电压上升。一旦 Q 和 Q‘端均跨越逻辑阈值电平，便迅速的转换为 Q=1，Q’=1. 电路状态由 1 反转为 0。反之，如果此前的电路状态为 0，也就是 Q=0，Q‘=1，则 RD=1 的出现不改变其状态。
基本 SR 锁存器的的动态特征
之前仅仅讨论了电路之间的逻辑关系，接下来看一下电路输出信号的延迟，也就是动态特性，连个或非门工作的时候，都会无法避免的存在一些工作延迟，当输入高低电平的时候，输出限号需要经过一定延时才会产生变化，这种延时是一种潜在的隐患，有可能会对后续电路产生一定影响，可能会造成错误的逻辑输出，有可能导致工作不稳定。为此，需要保证锁存器的可靠转换，这就对输入信号有了时间要求。
在这里补充一个新的概念：定时图。定时图是表达时序电路动态特性的工具之一，主要功能就是表示电路工作过程中，输出对输入信号相应的延迟时间，以及对输入信号的时间要求。
如上图所示，当置 1 信号 S 上升时，姿势为高电平，需要一定的传输延时时间 tpLH 之后，Q 端才转换为高电平。同样，置 0 信号 R 作用于电路，Q 端电平也经一定的传输延迟时间 tpHL 才变化为零。这里把 tpLH 和 tpHl 定义为基本 SR 锁存器的传输延迟时间，但是对于具体电路，由于信号传输路径不同，这两个值在一般情况下是不相等的。
脉冲宽度 tw
基本 SR 锁存器工作的时候，必须保证输入两端的高电平脉冲不小于某一最小值 tw。如图中的 tw1 和 tw2 均满足上述要求，因此电路可以可靠的实现基本运行。如果在 S 端或者 R 端的脉冲宽度过窄，如上图显示的 tw3 脉冲，在 Q 端电压还没越过逻辑阈值电平时，S 端的高电平就要被撤销，电路就与可能回到原来的状态，或者使 Q 的最终状态不确定。所以基本 SR 锁存器必须满足脉冲宽度不小于一个最低值 tw，这样才能保证 S 或 R 脉冲有确定的作用状态。
同样的道理，5 基本 SR 锁存器也可以用与非门构成，大致原理都一样，但是有一点席位的差别，这里不多说了，感兴趣自行百度一下。
还有稍微了解一下 RS 锁存器在现实中的主要用途。
基本 SR 锁存器主要可以应用于数字系统中某些特定标志的设置。比如，当某种预设逻辑，条件具备的时候，电路可以通过输入端 S 将基本 SR 锁存器置 1，标志着时间的发生，而当遇到相反的逻辑条件时，，则可以通过输入端 R 端将其至 0，标志着没有发生，就像是咱们开关灯一样。
接下来看一下门控 SR 锁存器。
我们之前所说的基本 SR 锁存器是由输入信号 S，R 输入信号，但是门控 SR 锁存器不同，他是在 基本 SR 锁存器的基础上加上了一道“门”CLK
用使能信号控制锁存器在某一指定时刻，根据输入端，输出的信号确定输出状态，可以实现多个锁存器同步的数据锁存。
相比与 SR 锁存器，只多了两个门和一条 CLK，CLK = 0 时，G3、G4 被封锁，输入信号 R、S 不起作用。 SR 锁存器的输入均为 1，触发器状态保持不变。
只有在 CLK＝1 时，S、R 才能起作用。
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